Quartus II：从verilog代码生成原理图框图（bsf文件）

1

本文作者:xjtudll  发布于:2016-7-3  分类:技术心得  点击:


首先说下，为什么用这个功能。

个人习惯顶层用原理图方式绘制，底层模块用verilog代码实现，这样的话在顶层原理图里可以清晰的知道要干啥，比代码更直观。

方法：

File ->Create/Update -> Create Symbol Files for Current File

b8720dfe-dd1d-460b-8496-4568dcf40754

生成之后就可以在原理图里添加这个模块了

右键 ->Insert  -> Symbol

d2c987e0-1fb6-48fc-bbe2-e8664cb15fcd

6a806fb5-7aa6-4564-a02f-9212d408fd04

在project里面查找即可。

本文标签: Quartus  
本文Url: http://www.xjtudll.cn/Exp/410/ (出自: 鸟的天空)
我要引用: 点击这里获取该日志的TrackBack引用地址

相关文章:

407. Quartus II Warning: Found 6 node(s) in clock paths which may be acting as ripple and/or gated clocks  (2016-6-13 15:44:24)

406. QuartusII编译工程后显示资源消耗为零的原因  (2016-6-2 15:34:58)

404. Quartus II 破解器 在win7无法运行，停止工作  (2016-5-28 15:5:52)

402. Quartus II 中管脚上拉电阻（弱上拉）的设置方法  (2016-5-11 14:35:30)

400. Win7 64bit安装usb blaster驱动  (2016-4-30 20:7:18)

399. Quartus II Warning:can't generate programming files because you are currently using the Quartus II softwore in Evaluation Node  (2016-4-25 19:55:20)

342. Quartus II计数器仿真：31之后变成字符  (2014-10-22 20:8:12)

343. Quartus CPLD未使用引脚处理  (2014-10-15 16:8:48)

1 Comments

Write a comment ?